MAX+plus II 10.2 (全功能版)

  • 软件等级:
  • 更新时间:2008-12-15
  • 软件类型:国外软件
  • 软件大小:0 Bytes
  • 软件语言:请联系我们
  • 软件授权:商业版

MAX+plus II 10.2 (全功能版) 使用安装方法说明:

MAX+plus II 10.2 (全功能版)
MAX+plus II v10.2 全功能增强版,包括ALTERA MAX+plus II 10.2 完整版以及

ALTERA MAX+plus II 10.2 Baseline版:是Altera公司推出的的第三代PLD开发系

统。 使用MAX+PLUSII的设计者不需精通器件内部的复杂结构。设计者可以用自己

熟悉的设计工具建立设计,MAX+PLUSII把这些设计转自动换成最终所需的格式。



MAX+plus II v10.23是最新版是美国Altera公司开发的大型可编程逻辑设计软件

平台,它支持Altera公司不同结构的可编程逻辑器件,能满足用户各种各样的设

计需要。MAX+plus II具有突出的灵活性与高效性,为设计者提供了多种可自由选

择的设计方法和工具。
 


MAX+PLUSII 普遍认为MaxplusII曾经是最优秀的PLD开发平台之一,适合开发中小

规模PLD/FPGA。
在这里我们可以先看一看用FPGA/CPLD开发工具进行电路设计的一般流程,通常

可将FPGA/CPLD设计流程归纳为以下7个步骤,这与ASIC设计有相似之处。

1.设计输入。在传统设计中,设计人员是应用传统的原理图输入方法来开始设计

的。自90年代初, Verilog、VHDL、AHDL等硬件描述语言的输入方法在大规模设

计中得到了广泛应用。

2.前仿真(功能仿真)。设计的电路必须在布局布线前验证电路功能是否有效。

(ASCI设计中,这一步骤称为第一次Sign-off)PLD设计中,有时跳过这一步。

3.设计编译。设计输入之后就有一个从高层次系统行为设计向门级逻辑电路设转

化翻译过程,即把设计输入的某种或某几种数据格式(网表)转化为软件可识别的

某种数据格式(网表)。

4.优化。对于上述综合生成的网表,根据布尔方程功能等效的原则,用更小更快

的综合结果代替一些复杂的单元,并与指定的库映射生成新的网表,这是减小电

路规模的一条必由之路。

5.布局布线。在PLD设计中,3-5步可以用PLD厂家提供的开发软件(如 Maxplus2

)自动一次完成。

6.后仿真(时序仿真)需要利用在布局布线中获得的精确参数再次验证电路的时

序。(ASCI设计中,这一步骤称为第二次Sign—off)。

7.生产。布线和后仿真完成之后,就可以开始ASCI或PLD芯片的投产

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